LED室內全彩顯示屏安裝公司數(shù)據(jù)處理流程設計
來源：司令 發(fā)布日期
2020-04-13 瀏覽：
協(xié)議整理：數(shù)據(jù)處理流程，協(xié)議處理與顏色FIFO寫入協(xié)議處理模塊主要任務是獲取基本顯示信息、協(xié)議類型并提取顯示數(shù)據(jù)和顯示命令。FPGA由起始幀獲得顯示屏長、寬點數(shù)，基色數(shù)和協(xié)議類型。室內led全彩顯示屏不同的協(xié)議是由起始幀中協(xié)議類型字段確定，VHDL程序根據(jù)該協(xié)議類型字段值自動轉到相應協(xié)議的處理程序。FPGA需要把從協(xié)議處理模塊中提取的適合LED屏顯示的數(shù)據(jù)重新組合、轉換并存儲為適合液晶顯示器顯示的R8G8B8格式。這里選用SRAMWED8L24513v10BC作為數(shù)據(jù)存儲器，其讀寫周期為10ns'容量為512kx24bit，一次可完整存放一幅640x480x24bit圖像。
對于三基色屏上位機發(fā)送的每個數(shù)據(jù)幀包含4行x8列數(shù)據(jù)。室內led全彩顯示屏按紅，綠．藍各32字節(jié)順序發(fā)送。FPGA只有接收了藍色數(shù)據(jù)后，才能合成R8G8B8數(shù)據(jù)。因此FPGA內部配置3個512x8bitFIFO分別緩沖紅，綠，藍數(shù)據(jù)，當三個nF0都不為空時，F(xiàn)PGA同時讀出三個FIFO數(shù)據(jù)合成R8G8B8像素數(shù)據(jù)。
對于單色屏或雙色屏，F(xiàn)PGA只寫相應顏色的FIFO，當合成R8G8B8像素數(shù)據(jù)時所缺顏色數(shù)據(jù)補…0’即可。SRAM操作及讀寫沖突解決由三個顏色FIFO合成的R8G8B8像素數(shù)據(jù)須存人外部SRAM以供LCD顯示時讀取。
每個24bit像素數(shù)據(jù)的存儲地址是根據(jù)所模擬的LED屏長、寬點數(shù)進行計算．當被模擬的室內led全彩顯示屏點陣小于640x480時．通過外部短路塊選擇可實現(xiàn)在液晶顯示屏左上角或中部進行模擬顯示。室內led全彩顯示屏設計中只使用一片外部SRAM．這里通過把SRAM讀操作、寫操作分配在不同時間段來解決讀寫沖突問題。在FPGA中設置1個2bit(O一3)系統(tǒng)時鐘(100MHz)計數(shù)器，計數(shù)值為0，1時執(zhí)行SRAM寫操作：計數(shù)值為0，且紅，綠，藍三個nF0都不空，F(xiàn)PGA向三個FIFO發(fā)出讀請求。計數(shù)值為1時。FPGA把從三個FIFO讀到的紅，綠，藍3個8bit數(shù)據(jù)合成的R8G8B824bit像素數(shù)據(jù)作為寫數(shù)據(jù)與寫使能、寫地址一起輸出到外部SRAM。室內led全彩顯示屏計數(shù)值為2,3時執(zhí)行SRAbl讀操作：計數(shù)值為2時．FPGA取消SRAM寫使能，并發(fā)出讀使能和讀地址，計數(shù)值為3時。將讀到的R8c8B8數(shù)據(jù)送至Sill64并行輸入口D[23：0]。并取消SRAM讀使能。上面的2bit：O一3系統(tǒng)時鐘計數(shù)器保證了SRAM數(shù)據(jù)寫入與數(shù)據(jù)輸出速率均衡。都是系統(tǒng)時鐘4分頻即25MI-Iz。
此外。室內led全彩顯示屏在消隱期時讀SRAM操作暫停。只有寫SRAM操作執(zhí)行。對于數(shù)據(jù)更新慢的靜態(tài)文字或圖像屏．寫進程寫完一幀數(shù)據(jù)后會因沒有新的數(shù)據(jù)而暫停，讀進程則會反復讀取相同的幀。為了保證讀進程可獲得最新數(shù)據(jù)，寫進程先啟動。寫到一半數(shù)據(jù)時，再啟動讀進程。
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